eng
Выпуск #5/2018
С.Удовиченко, А.Писарев, А.Бусыгин, О.Маевский
Нейропроцессор на основе комбинированного мемристорно-диодного кроссбара
Нейропроцессор на основе комбинированного мемристорно-диодного кроссбара
Просмотры: 3129
В работе представлена концепция автономного аппаратного средства – нейропроцессора, на котором могут базироваться как нейросети на простых нейронах, используемые в информационных технологиях, так и биоморфная нейросеть для моделирования работы кортикальной колонки человеческого мозга. Нейропроцессор как вычислительное устройство матрично-векторных операций включает в себя логическую и запоминающую матрицы, построенные на основе комбинированного мемристорно-диодного кроссбара. Предложены функциональная схема нейропроцессора, а также электрические схемы запоминающей и универсальной логической матриц. Последняя в качестве программируемой логической матрицы выполняет умножение матрицы на вектор путем последовательных конъюнкций с инверсией; в качестве коммутатора направляет выходные импульсы нейронов на синапсы других нейронов; в качестве части входного устройства нейропроцессора реализует первичную обработку сигнала в цифровом режиме с помощью умножения матрицы на вектор, преобразуя входные данные в нужный формат; в качестве части выходного устройства осуществляет сжатие информации с помощью того же умножения для передачи в интерфейсный блок. SPICE-моделирование основных узлов нейропроцессора, показало высокую энергоэффективность предложенных матриц.
УДК 004.33; ВАК 05.27.01; DOI: 10.22184/1993-8578.2018.84.5.344.355
УДК 004.33; ВАК 05.27.01; DOI: 10.22184/1993-8578.2018.84.5.344.355
Теги: memories and logical matrices memristor-diode crossbar multiplication of a matrix by a vector neuroprocessor processing and routing of signals запоминающая и логическая матрицы мемристорно-диодный кроссбар нейропроцессор обработка и коммутация сигналов умножение матрицы на вектор
Искусственные нейронные сети появились как модель обработки информации в нейронах. Такой подход используется сейчас в системах машинного обучения с огромным числом простых нейронов. Концепция построения биоморфной модели нейрона, которая качественно отличается от формальной модели, и биоморфной нейросети на ее основе изложена в [1]. Одним из проектов масштабного моделирования нейросетей является Human Brain Project [2], ставящий целью полное моделирование работы мозга человека. Текущее развитие вычислительной техники не позволяет проводить подобные вычисления с приемлемой скоростью, поэтому пока исследователи ограничиваются отдельными функциональными участками. Особое внимание уделяется так называемой кортикальной колонке – универсальному элементу неокортекса [3, 4]. Именно эта структура считается элементарным модулем в системе обработки информации мозгом.
В настоящей работе представлена концепция автономного аппаратного средства – нейропроцессора, на котором могут базироваться как нейросети на простых нейронах, используемые в информационных технологиях, так и биоморфная нейросеть для моделирования работы кортикальной колонки.
Функциональная схема нейропроцессора, в которую включены основные узлы, представлена на рис.1.
Входное устройство предназначено для первичной обработки аудио- и видеосигналов (преобразования данных, поступающих из интерфейсного блока, в нужный формат), а также для кодировки любой другой информации в виде отдельных импульсов и, если потребуется, для преобразования этих импульсов в стандартные импульсы с определенными амплитудой и длительностью, подобные биоморфным импульсам мозга.
Запоминающая матрица помимо хранения информации проводит часть операций обработки для нейросети, выполняя взвешенное суммирование входных импульсов путем умножения напряжения входного сигнала на сопротивление согласно закону Ома и суммирования получившихся токов по первому закону Кирхгофа. Логическая матрица осуществляет одновременно обработку оцифрованных выходных импульсов нейронов запоминающей матрицы и их коммутацию на синапсы других нейронов. В этой матрице кроме выполнения логических операций может решаться нейросетевая задача сравнения суммы сигналов с порогом.
Полная работа нейросети реализуется при соединении выходов логической и входов запоминающей матриц. Таким образом, нейроны из запоминающей матрицы можно объединить в единую сеть с помощью логической матрицы. Логическое устройство должно выполнять умножение матрицы состояния ключей на вектор входных сигналов, обеспечивая коммутацию сигналов запоминающей матрицы. Поскольку такое умножение используется при обработке сигналов с помощью преобразования Фурье, то подобная матрица станет универсальной.
По окончании процессинга в запоминающей и логической матрицах, имеющих обратную положительную связь, и получения новых данных информация поступает на выходное устройство, где происходит ее окончательная обработка (спектральный анализ, сжатие изображения и сверточная фильтрация). Далее подготовленная к транспортировке информация передается на интерфейсный блок.
Ввиду масштабности архитектуры нейропроцессора и большого количества элементов в электрической схеме, к его узлам предъявляются следующие общие требования: высокая степень интеграции элементов при объединении их в сверхбольшую матрицу; минимизация площади, которую занимает ячейка матрицы на кристалле; высокие быстродействие и энергоэффективность.
3D ЗАПОМИНАЮЩАЯ МАТРИЦА С ВЫСОКОЙ ИНТЕГРАЦИЕЙ ЭЛЕМЕНТОВ
Запоминающая матрица на основе кроссбара из комплементарных мемристоров [5] в отличие от запоминающих матриц, используемых в информационных технологиях, помимо хранения информации позволяет производить взвешивание и суммирование напряжений входных сигналов, проходящих через мемристоры. Однако она не может быть использована в качестве сверхбольшой запоминающей матрицы нейропроцессора из-за низкой энергоэффективности при записи и высокой деградации выходного сигнала при считывании вследствие того, что в запоминающей ячейке отсутствует нелинейный селективный элемент.
Проблема энергоэффективности сверхбольшой запоминающей матрицы решена путем использования комплементарной мемристорно-диодной ячейки, которая представляет собой двухслойное соединение комплементарных биполярных мемристоров и одного разделяющего диода Зенера. Применение последнего позволяет уменьшить деградацию выходного сигнала при суммировании входных импульсов напряжения.
В [6] представлена нанотехнология изготовления сверхбольшой (более 106 ячеек) многослойной запоминающей матрицы с энергонезависимой памятью и высокой степенью интеграции элементов на основе комбинированного мемристорно-диодного кроссбара.
Технологически высокая степень интеграции элементов может быть достигнута путем последовательного вертикального наращивания (sequential vertical build-up) на кристалле планарных двухслойных запоминающих матриц в 3D-структуру из одинаковых горизонтально расположенных и зеркально ориентированных по отношению друг к другу комбинированных кроссбаров (рис.2). При этом благодаря сокращению длины соединительных проводников повышается энергоэффективность матрицы.
Двухслойный комбинированный кроссбар можно рассматривать как отдельный функциональный пласт. На рис.3 приведена электрическая схема, а на рис.4 – топология фрагмента трехмерной запоминающей матрицы из трех комбинированных кроссбаров, поясняющая принцип соединения соседних пластов.
Мемристорный слой и полупроводниковые слои диода могут быть сформированы магнетронным способом. Слои полупроводников с донорной или акцепторной примесью и разным уровнем легирования создаются путем одновременного распыления катодов из чистого полупроводника и легирующей примеси [7].
УНИВЕРСАЛЬНАЯ 3D ЛОГИЧЕСКАЯ МАТРИЦА С ВЫСОКОЙ ИНТЕГРАЦИЕЙ ЭЛЕМЕНТОВ
Массив Акерса на основе мемристоров [8] можно запрограммировать на выполнение любой логической функции. Однако в одном массиве невозможно реализовать комбинационную схему умножения вектора на матрицу из-за наличия в нем только одного выхода. Использование нескольких массивов для организации такой операции приведет к росту количества элементов и, соответственно, к увеличению размеров логического устройства. При этом мемристорный массив Акерса обладает слабой интеграцией элементов, что связано с большим количеством транзисторов в ячейке, и высокой деградацией выходного сигнала при большом размере матрицы. Если же использовать массив Акерса в последовательностной схеме, то снизится быстродействие из-за последовательного вычисления каждого разряда выходного вектора.
Планарная матрица Hewlett-Packard (HP) [9], предназначенная для обработки видеосигналов, выполняет умножение вектора на матрицу в аналоговом виде. Она может работать как цифровая логическая матрица при подаче входных логических сигналов на затворы транзисторов. Но и эта матрица не может использоваться в качестве логической сверхбольшой матрицы нейропроцессора из-за низкой интеграции элементов: на один транзистор с минимальным размером 4F2 приходится лишь один мемристор размером 1F2. Эту матрицу не целесообразно использовать и в качестве входного устройства нейропроцессора, поскольку при сверхбольшом размере ее энергоэффективность крайне мала.
В [6] представлена нанотехнология изготовления сверхбольшой 3D логической матрицы с использованием логических вентилей и мемристорных коммутаторов, обладающей высокой степенью интеграции элементов. Электрическая схема элементарной ячейки логической матрицы, показанная на рис.5, представляет собой объединение мемристоров с селективными диодами Зенера, подключенное к одному из проводников кроссбара. В свою очередь этот проводник соединен с затвором КМОП-инвертора. Диод является частью логической цепи, а также устраняет паразитные токи при записи.
Комбинированный мемристорно-диодный кроссбар изготавливается по той же вакуумной нанотехнологии, что и кроссбар запоминающей матрицы, в производстве транзисторов КМОП-инвертора также используется известная нанотехнология.
На кристалле создается один функциональный пласт, содержащий в нижнем слое КМОП-инверторы, а в верхнем – комбинированный мемристорно-диодный кроссбар. Вышележащий пласт ориентирован ортогонально к нижнему, что является необходимым условием для образования коммутирующих мемристорных кроссбаров между пластами (рис.6). Такая конфигурация пластов является оптимальной, поскольку позволяет использовать выходные шины пласта в качестве проводников кроссбара. Число мемристоров, электрически соединенных с одним инвертором, равно числу синапсов (связей) одного нейрона в запоминающей матрице.
SPICE – МОДЕЛИРОВАНИЕ РАБОТЫ ЗАПОМИНАЮЩЕЙ И ЛОГИЧЕСКОЙ МАТРИЦ
Моделирование работы матрицы выполнено в программе LTSpice версии XVII. Процесс записи в выбранную ячейку запоминающей матрицы происходит при последовательном изменении сопротивления ее мемристоров. Диод Зенера выступает в качестве селективного элемента и предотвращает паразитную запись в соседние ячейки кроссбара через смежные шины. Для исключения этой паразитной записи в матрице без диодов [5] на незадействованные шины подается половина напряжения записи, что приводит к увеличению энергопотребления.
Как видно из рис.7, затраты энергии на запись одной ячейки из комплементарных мемристоров в матрице размером 100Ч100 снижаются в 8 раз при добавлении в каждую ячейку диода Зенера. В обоих вариантах использовались худшие возможные условия для записи, при которых все ячейки матрицы изначально находились в одинаковом состоянии, а отношение сопротивлений мемристора в высоокоомном и низкоомном состоянии R = (Roff – Ron)/Ron = 10.
В сверхбольшой матрице, предложенной в настоящей работе, производится взвешивание и суммирование отдельных импульсов. Работу с отдельными входными импульсами можно рассматривать как последовательное считывание. Рис.8 показывает деградацию выходного напряжения в зависимости от размера квадратной матрицы NЧN при подаче одного импульса амплитудой 1 В для трех значений R: 10, 100 и 1000.
Из рис.8 видно, что при отсутствии в ячейках диода Зенера выходное напряжение снижается практически до нуля уже в матрице 3Ч3. При добавлении диода Зенера происходит снижение выходного напряжения в диапазоне от 50% до 70% в матрице того же размера, а дальнейшее увеличение размера матрицы слабо влияет на величину выходного сигнала. Медленно изменяющийся уровень выходного напряжения (около 0,3 В) достаточен для выполнения дальнейшей процедуры суммирования.
Для моделирования работы универсальной логической матрицы была выбрана схема (рис.9), выполняющая умножение матрицы 3Ч3 на вектор из трех компонент. Умножение в нескольких функциональных пластах, реализующих конъюнкцию с инверсией, возможно при использовании позиционного кодирования чисел. Каждый вход и выход схемы отвечает за конкретное числовое значение. Синий блок выполняет инверсию входных сигналов, светло-зеленый – непосредственно умножение компонента вектора на элемент матрицы путем перенаправления импульса на соответствующую шину. Блок суммирования состоит из двух частей: темно-зеленые блоки представляют собой набор трехвходовых элементов И-НЕ, соответствующих уникальным комбинациям (суммам) полученных произведений, а сиреневые блоки передают на выход уникальные суммы.
Предложенная схема является комбинационной и выполняет умножение матрицы на вектор за один такт.
На рис.10 показана коммутация сигналов по различным каналам в матрице из двух функциональных пластов. На выходе первого пласта получаются инвертированные входные сигналы, а второй пласт выполняет их конъюнкцию с инверсией.
Матрица запрограммирована следующим образом: выход y1 скоммутирован со входами x2 и x3, выход y2 – с x1 и x3, выход y3 – с x1 и x2. Соответствующие такой конфигурации проводимости мемристоров показаны на схеме цветом: красный обозначает высокую проводимость, синий – низкую.
На рис.11 представлена временная зависимость уровня мощности, потребляемой при обработке входного сигнала диодно-мемристорной матрицей размером 12Ч12 ячеек в двоичном коде и четырьмя ячейками матрицы HP [9] с возможным числом состояний равным 64, что эквивалентно 6 битам. Из рис.11 следует, что энергопотребление (площадь под кривой) диодно-мемристорной матрицы в 355 раз меньше, чем у матрицы HP. Основными потребителями энергии в матрице HP являются операционные усилители (2,7 мВт на каждый ОУ), а в разработанной матрице – КМОП-инверторы, которые потребляют энергию в основном при переключениях. Таким образом, с увеличением числа ячеек разница в энергопотреблении этих матриц будет возрастать.
ЗАКЛЮЧЕНИЕ
Представлена концепция аппаратной реализации нейропроцессора и описаны основные функциональные узлы устройства. На нейропроцессоре могут устанавливаться как нейросети, используемые в информационных технологиях, так и биоморфная нейросеть для моделирования работы кортикальной колонки.
Представлены электрические схемы сверхбольших 3D запоминающей и логической матриц, построенных с помощью комбинированного мемристорно-диодного кроссбара, в которых достигнута высокая интеграция элементов. Проведенное SPICE-моделирование показало высокую энергоэффективность этих матриц.
Предложенная логическая матрица является универсальной. В качестве программируемой логической матрицы она выполняет умножение матрицы на вектор путем последовательных конъюнкций с инверсией; в качестве коммутатора она направляет выходные импульсы нейронов на синапсы других нейронов; в качестве части входного устройства нейропроцессора реализует первичную обработку сигнала в цифровом режиме с помощью умножения матрицы на вектор, преобразуя входные данные в нужный формат; в качестве части выходного устройства осуществляет сжатие информации с помощью того же умножения для передачи в интерфейсный блок.
ЛИТЕРАТУРА / REFERENCES
1. Filippov V.A. Chapter 5. Neuron modeling. In Aleksandrov Yu.I., Anokhin K.V., Bezdenezhnyh B.N. et al. Neuron. Signal Processing. Plasticity. Modeling. Fundamental Guide. – Publishing house of Tyumen State University, Tyumen, Russia, 2008, p. 468–535. Available at: https://eknigi.org/nauka_i_ucheba/114893-nejron-obrabotka-signalov-plastichnost.html (accessed 30 July 2018).
2. Markham H. The Human Brain Project. – Scientific American, 2012, 306, № 6, p.50-55. doi: 10.1038/scientificamerican0612-50.
3. Silberberg G., Gupta A., Markram H. Stereotypy in neocortical microcircuits. TRENDS in Neurosciences, 2002, 25, № 5, p. 227-230. doi: 10.1016/S0166-2236(02)02151-3.
4. De Felipe J., Alonso-Nanclares L., Arellano J. Microstructure of the neocortex: Comparative aspects. Journal of Neurocytology, 2002, 31, p. 299-316. pmid: 12815249.
5. Bennet C., Querlioz D., Klein J. Spatio-temporal Learning with Arrays of Analog Nanosynapses, 2017 IEEE/ACM International Symposium on Nanoscale Architectures. doi: 10.1109/NANOARCH.2017.8053708.
6. Udovichenko S., Pisarev A., Busygin A., Maevsky O. 3D CMOS memristor nanotechnology for creating logical and memory matrices of neuroprocessor. NANOINDUSTRY. 2017. № 5, P. 26–34. doi: 10.22184/1993-8578.2017.76.5.26.34.
7. Kim H.K., Li C.C., Fang X.M., Solomon J. et al. Erbium Doped Semiconductor Thin Films Prepared by RF Magnetron Sputtering. Materials Research Society Symposia Proceedings, 1993, 301, p. 55-60. doi: 10.1557/PROC-301-55.
8. Levy Y., Bruck J., Cassuto Y., Friedman E.G. et al. Logic operations in memory using a memristive Akers array. Microelectronics Journal, 2014, 45, p.1429–1437. doi: 10.1016/j.mejo.2014.06.006.
9. Li C., Hu M., Li Y., Jiang H. et al. Analogue signal and image processing with large memristor crossbars. Nature electronics, 2018, 1, № 1, p. 52–59. doi: 10.1038/s41928-017-0002-z.
В настоящей работе представлена концепция автономного аппаратного средства – нейропроцессора, на котором могут базироваться как нейросети на простых нейронах, используемые в информационных технологиях, так и биоморфная нейросеть для моделирования работы кортикальной колонки.
Функциональная схема нейропроцессора, в которую включены основные узлы, представлена на рис.1.
Входное устройство предназначено для первичной обработки аудио- и видеосигналов (преобразования данных, поступающих из интерфейсного блока, в нужный формат), а также для кодировки любой другой информации в виде отдельных импульсов и, если потребуется, для преобразования этих импульсов в стандартные импульсы с определенными амплитудой и длительностью, подобные биоморфным импульсам мозга.
Запоминающая матрица помимо хранения информации проводит часть операций обработки для нейросети, выполняя взвешенное суммирование входных импульсов путем умножения напряжения входного сигнала на сопротивление согласно закону Ома и суммирования получившихся токов по первому закону Кирхгофа. Логическая матрица осуществляет одновременно обработку оцифрованных выходных импульсов нейронов запоминающей матрицы и их коммутацию на синапсы других нейронов. В этой матрице кроме выполнения логических операций может решаться нейросетевая задача сравнения суммы сигналов с порогом.
Полная работа нейросети реализуется при соединении выходов логической и входов запоминающей матриц. Таким образом, нейроны из запоминающей матрицы можно объединить в единую сеть с помощью логической матрицы. Логическое устройство должно выполнять умножение матрицы состояния ключей на вектор входных сигналов, обеспечивая коммутацию сигналов запоминающей матрицы. Поскольку такое умножение используется при обработке сигналов с помощью преобразования Фурье, то подобная матрица станет универсальной.
По окончании процессинга в запоминающей и логической матрицах, имеющих обратную положительную связь, и получения новых данных информация поступает на выходное устройство, где происходит ее окончательная обработка (спектральный анализ, сжатие изображения и сверточная фильтрация). Далее подготовленная к транспортировке информация передается на интерфейсный блок.
Ввиду масштабности архитектуры нейропроцессора и большого количества элементов в электрической схеме, к его узлам предъявляются следующие общие требования: высокая степень интеграции элементов при объединении их в сверхбольшую матрицу; минимизация площади, которую занимает ячейка матрицы на кристалле; высокие быстродействие и энергоэффективность.
3D ЗАПОМИНАЮЩАЯ МАТРИЦА С ВЫСОКОЙ ИНТЕГРАЦИЕЙ ЭЛЕМЕНТОВ
Запоминающая матрица на основе кроссбара из комплементарных мемристоров [5] в отличие от запоминающих матриц, используемых в информационных технологиях, помимо хранения информации позволяет производить взвешивание и суммирование напряжений входных сигналов, проходящих через мемристоры. Однако она не может быть использована в качестве сверхбольшой запоминающей матрицы нейропроцессора из-за низкой энергоэффективности при записи и высокой деградации выходного сигнала при считывании вследствие того, что в запоминающей ячейке отсутствует нелинейный селективный элемент.
Проблема энергоэффективности сверхбольшой запоминающей матрицы решена путем использования комплементарной мемристорно-диодной ячейки, которая представляет собой двухслойное соединение комплементарных биполярных мемристоров и одного разделяющего диода Зенера. Применение последнего позволяет уменьшить деградацию выходного сигнала при суммировании входных импульсов напряжения.
В [6] представлена нанотехнология изготовления сверхбольшой (более 106 ячеек) многослойной запоминающей матрицы с энергонезависимой памятью и высокой степенью интеграции элементов на основе комбинированного мемристорно-диодного кроссбара.
Технологически высокая степень интеграции элементов может быть достигнута путем последовательного вертикального наращивания (sequential vertical build-up) на кристалле планарных двухслойных запоминающих матриц в 3D-структуру из одинаковых горизонтально расположенных и зеркально ориентированных по отношению друг к другу комбинированных кроссбаров (рис.2). При этом благодаря сокращению длины соединительных проводников повышается энергоэффективность матрицы.
Двухслойный комбинированный кроссбар можно рассматривать как отдельный функциональный пласт. На рис.3 приведена электрическая схема, а на рис.4 – топология фрагмента трехмерной запоминающей матрицы из трех комбинированных кроссбаров, поясняющая принцип соединения соседних пластов.
Мемристорный слой и полупроводниковые слои диода могут быть сформированы магнетронным способом. Слои полупроводников с донорной или акцепторной примесью и разным уровнем легирования создаются путем одновременного распыления катодов из чистого полупроводника и легирующей примеси [7].
УНИВЕРСАЛЬНАЯ 3D ЛОГИЧЕСКАЯ МАТРИЦА С ВЫСОКОЙ ИНТЕГРАЦИЕЙ ЭЛЕМЕНТОВ
Массив Акерса на основе мемристоров [8] можно запрограммировать на выполнение любой логической функции. Однако в одном массиве невозможно реализовать комбинационную схему умножения вектора на матрицу из-за наличия в нем только одного выхода. Использование нескольких массивов для организации такой операции приведет к росту количества элементов и, соответственно, к увеличению размеров логического устройства. При этом мемристорный массив Акерса обладает слабой интеграцией элементов, что связано с большим количеством транзисторов в ячейке, и высокой деградацией выходного сигнала при большом размере матрицы. Если же использовать массив Акерса в последовательностной схеме, то снизится быстродействие из-за последовательного вычисления каждого разряда выходного вектора.
Планарная матрица Hewlett-Packard (HP) [9], предназначенная для обработки видеосигналов, выполняет умножение вектора на матрицу в аналоговом виде. Она может работать как цифровая логическая матрица при подаче входных логических сигналов на затворы транзисторов. Но и эта матрица не может использоваться в качестве логической сверхбольшой матрицы нейропроцессора из-за низкой интеграции элементов: на один транзистор с минимальным размером 4F2 приходится лишь один мемристор размером 1F2. Эту матрицу не целесообразно использовать и в качестве входного устройства нейропроцессора, поскольку при сверхбольшом размере ее энергоэффективность крайне мала.
В [6] представлена нанотехнология изготовления сверхбольшой 3D логической матрицы с использованием логических вентилей и мемристорных коммутаторов, обладающей высокой степенью интеграции элементов. Электрическая схема элементарной ячейки логической матрицы, показанная на рис.5, представляет собой объединение мемристоров с селективными диодами Зенера, подключенное к одному из проводников кроссбара. В свою очередь этот проводник соединен с затвором КМОП-инвертора. Диод является частью логической цепи, а также устраняет паразитные токи при записи.
Комбинированный мемристорно-диодный кроссбар изготавливается по той же вакуумной нанотехнологии, что и кроссбар запоминающей матрицы, в производстве транзисторов КМОП-инвертора также используется известная нанотехнология.
На кристалле создается один функциональный пласт, содержащий в нижнем слое КМОП-инверторы, а в верхнем – комбинированный мемристорно-диодный кроссбар. Вышележащий пласт ориентирован ортогонально к нижнему, что является необходимым условием для образования коммутирующих мемристорных кроссбаров между пластами (рис.6). Такая конфигурация пластов является оптимальной, поскольку позволяет использовать выходные шины пласта в качестве проводников кроссбара. Число мемристоров, электрически соединенных с одним инвертором, равно числу синапсов (связей) одного нейрона в запоминающей матрице.
SPICE – МОДЕЛИРОВАНИЕ РАБОТЫ ЗАПОМИНАЮЩЕЙ И ЛОГИЧЕСКОЙ МАТРИЦ
Моделирование работы матрицы выполнено в программе LTSpice версии XVII. Процесс записи в выбранную ячейку запоминающей матрицы происходит при последовательном изменении сопротивления ее мемристоров. Диод Зенера выступает в качестве селективного элемента и предотвращает паразитную запись в соседние ячейки кроссбара через смежные шины. Для исключения этой паразитной записи в матрице без диодов [5] на незадействованные шины подается половина напряжения записи, что приводит к увеличению энергопотребления.
Как видно из рис.7, затраты энергии на запись одной ячейки из комплементарных мемристоров в матрице размером 100Ч100 снижаются в 8 раз при добавлении в каждую ячейку диода Зенера. В обоих вариантах использовались худшие возможные условия для записи, при которых все ячейки матрицы изначально находились в одинаковом состоянии, а отношение сопротивлений мемристора в высоокоомном и низкоомном состоянии R = (Roff – Ron)/Ron = 10.
В сверхбольшой матрице, предложенной в настоящей работе, производится взвешивание и суммирование отдельных импульсов. Работу с отдельными входными импульсами можно рассматривать как последовательное считывание. Рис.8 показывает деградацию выходного напряжения в зависимости от размера квадратной матрицы NЧN при подаче одного импульса амплитудой 1 В для трех значений R: 10, 100 и 1000.
Из рис.8 видно, что при отсутствии в ячейках диода Зенера выходное напряжение снижается практически до нуля уже в матрице 3Ч3. При добавлении диода Зенера происходит снижение выходного напряжения в диапазоне от 50% до 70% в матрице того же размера, а дальнейшее увеличение размера матрицы слабо влияет на величину выходного сигнала. Медленно изменяющийся уровень выходного напряжения (около 0,3 В) достаточен для выполнения дальнейшей процедуры суммирования.
Для моделирования работы универсальной логической матрицы была выбрана схема (рис.9), выполняющая умножение матрицы 3Ч3 на вектор из трех компонент. Умножение в нескольких функциональных пластах, реализующих конъюнкцию с инверсией, возможно при использовании позиционного кодирования чисел. Каждый вход и выход схемы отвечает за конкретное числовое значение. Синий блок выполняет инверсию входных сигналов, светло-зеленый – непосредственно умножение компонента вектора на элемент матрицы путем перенаправления импульса на соответствующую шину. Блок суммирования состоит из двух частей: темно-зеленые блоки представляют собой набор трехвходовых элементов И-НЕ, соответствующих уникальным комбинациям (суммам) полученных произведений, а сиреневые блоки передают на выход уникальные суммы.
Предложенная схема является комбинационной и выполняет умножение матрицы на вектор за один такт.
На рис.10 показана коммутация сигналов по различным каналам в матрице из двух функциональных пластов. На выходе первого пласта получаются инвертированные входные сигналы, а второй пласт выполняет их конъюнкцию с инверсией.
Матрица запрограммирована следующим образом: выход y1 скоммутирован со входами x2 и x3, выход y2 – с x1 и x3, выход y3 – с x1 и x2. Соответствующие такой конфигурации проводимости мемристоров показаны на схеме цветом: красный обозначает высокую проводимость, синий – низкую.
На рис.11 представлена временная зависимость уровня мощности, потребляемой при обработке входного сигнала диодно-мемристорной матрицей размером 12Ч12 ячеек в двоичном коде и четырьмя ячейками матрицы HP [9] с возможным числом состояний равным 64, что эквивалентно 6 битам. Из рис.11 следует, что энергопотребление (площадь под кривой) диодно-мемристорной матрицы в 355 раз меньше, чем у матрицы HP. Основными потребителями энергии в матрице HP являются операционные усилители (2,7 мВт на каждый ОУ), а в разработанной матрице – КМОП-инверторы, которые потребляют энергию в основном при переключениях. Таким образом, с увеличением числа ячеек разница в энергопотреблении этих матриц будет возрастать.
ЗАКЛЮЧЕНИЕ
Представлена концепция аппаратной реализации нейропроцессора и описаны основные функциональные узлы устройства. На нейропроцессоре могут устанавливаться как нейросети, используемые в информационных технологиях, так и биоморфная нейросеть для моделирования работы кортикальной колонки.
Представлены электрические схемы сверхбольших 3D запоминающей и логической матриц, построенных с помощью комбинированного мемристорно-диодного кроссбара, в которых достигнута высокая интеграция элементов. Проведенное SPICE-моделирование показало высокую энергоэффективность этих матриц.
Предложенная логическая матрица является универсальной. В качестве программируемой логической матрицы она выполняет умножение матрицы на вектор путем последовательных конъюнкций с инверсией; в качестве коммутатора она направляет выходные импульсы нейронов на синапсы других нейронов; в качестве части входного устройства нейропроцессора реализует первичную обработку сигнала в цифровом режиме с помощью умножения матрицы на вектор, преобразуя входные данные в нужный формат; в качестве части выходного устройства осуществляет сжатие информации с помощью того же умножения для передачи в интерфейсный блок.
ЛИТЕРАТУРА / REFERENCES
1. Filippov V.A. Chapter 5. Neuron modeling. In Aleksandrov Yu.I., Anokhin K.V., Bezdenezhnyh B.N. et al. Neuron. Signal Processing. Plasticity. Modeling. Fundamental Guide. – Publishing house of Tyumen State University, Tyumen, Russia, 2008, p. 468–535. Available at: https://eknigi.org/nauka_i_ucheba/114893-nejron-obrabotka-signalov-plastichnost.html (accessed 30 July 2018).
2. Markham H. The Human Brain Project. – Scientific American, 2012, 306, № 6, p.50-55. doi: 10.1038/scientificamerican0612-50.
3. Silberberg G., Gupta A., Markram H. Stereotypy in neocortical microcircuits. TRENDS in Neurosciences, 2002, 25, № 5, p. 227-230. doi: 10.1016/S0166-2236(02)02151-3.
4. De Felipe J., Alonso-Nanclares L., Arellano J. Microstructure of the neocortex: Comparative aspects. Journal of Neurocytology, 2002, 31, p. 299-316. pmid: 12815249.
5. Bennet C., Querlioz D., Klein J. Spatio-temporal Learning with Arrays of Analog Nanosynapses, 2017 IEEE/ACM International Symposium on Nanoscale Architectures. doi: 10.1109/NANOARCH.2017.8053708.
6. Udovichenko S., Pisarev A., Busygin A., Maevsky O. 3D CMOS memristor nanotechnology for creating logical and memory matrices of neuroprocessor. NANOINDUSTRY. 2017. № 5, P. 26–34. doi: 10.22184/1993-8578.2017.76.5.26.34.
7. Kim H.K., Li C.C., Fang X.M., Solomon J. et al. Erbium Doped Semiconductor Thin Films Prepared by RF Magnetron Sputtering. Materials Research Society Symposia Proceedings, 1993, 301, p. 55-60. doi: 10.1557/PROC-301-55.
8. Levy Y., Bruck J., Cassuto Y., Friedman E.G. et al. Logic operations in memory using a memristive Akers array. Microelectronics Journal, 2014, 45, p.1429–1437. doi: 10.1016/j.mejo.2014.06.006.
9. Li C., Hu M., Li Y., Jiang H. et al. Analogue signal and image processing with large memristor crossbars. Nature electronics, 2018, 1, № 1, p. 52–59. doi: 10.1038/s41928-017-0002-z.
Отзывы читателей
