eng
Выпуск #9/2018
Фатеев Иван Александрович, Шалашова Елена Сергеевна
Влияние Clock Gating ячеек на устойчивость навигационного приемного тракта к воздействию ОЯЧ
Влияние Clock Gating ячеек на устойчивость навигационного приемного тракта к воздействию ОЯЧ
Просмотры: 2889
В данной статье рассмотрено воздействие clock gating ячеек на чувствительность КМОП схемы к воздействию одиночным ядерных частиц. Проанализировано влияние применения clock gating ячеек на количество чувствительных областей и произведено сравнение для схем с clock gating ячейками и без них.
УДК 621.382+621.396.6
DOI: 10.22184/1993-8578.2018.82.424.429
УДК 621.382+621.396.6
DOI: 10.22184/1993-8578.2018.82.424.429
ВВЕДЕНИЕ
Космические аппараты в течениe времени своего активного существования в космическом пространстве подвергаются воздействию различных факторов. Потоки элементарных частиц высокой энергии являются одним из основных факторов, который влияет на надежное функционирование микросхем, входящих в состав бортовой аппаратуры.
Воздействие потоков тяжелых заряженных частиц на субмикронные СБИС приводит к различным сбоям в их работе и даже может привести к возникновению катастрофических отказов. При прохождении частицы через материал полупроводника возникает трек ТЗЧ, с основанием на поверхности, причем диаметр основания тем больше, чем больше энергия частицы [1–3]. Активизированные электронно-дырочные пары с зарядом Q вызывают импульс тока и напряжения на одном из контактов. Запас сбоеустойчивости характеризуется Qкр — критическим зарядом, необходимым для переключения элемента хранения и появления сбоя. При собирании заряда от воздействия тяжелой заряженной частицы c меньшим показателем критического заряда (Q < Qкр), — происходит временное нарушение уровней сигналов на выходах элементах хранения, без изменения их последующего состояния.
Рост производительности связан с уменьшением технологических норм, что, в свою очередь, ведет к уменьшению напряжения питания, уменьшению внутренних емкостей, уменьшению критического заряда и повышению чувствительности к воздействию отдельных ядерных частиц. В то же время, с уменьшением толщин окислов падает влияние общей накопленной дозы. Таким образом, для современных КМОП микросхем характерно доминирование влияния одиночных событий (SEE) над дозовыми (TID) [4].
БОРЬБА С ОДИНОЧНЫМИ СОБЫТИЯМИ
На данный момент существует большое количество исследований, посвященных разработке новых вариантов сбоеустойчивых ячеек, таких как DICE, NASA, HIT, Hiper [6–9]. Увеличение устойчивости к сбоям в этих ячейках достигается за счет использования дополнительных копий данных и применения внутренних обратных связей для восстановления состояния. При применении специализированных ячеек происходит уменьшение чувствительности КМОП схемы к SEU. В этом случае растет вклад в частоту сбоев от SET.
Событие одиночного переходного процесса проявляется в виде кратковременного импульса напряжения на выходе комбинационной логики под воздействием тяжелой заряженной частицы. При дальнейшем продвижении по схеме этот импульс может быть записан в ячейку памяти, что приведет к искажению хранимых данных. Восприимчивость схемы к SET сильно зависит от рабочей частоты и размеров «окна уязвимости» (Window of Vulnerability), временного отрезка вблизи активного среза тактового сигнала [8].
Особое внимание нужно обратить на элементы дерева синхронизации тактового сигнала. При возникновении SET на тактовом входе, внутрь триггеров могут записаться неверные данные. В данной работе представлен анализ влияния clock gating ячеек на устойчивость регистров памятей к воздействию SET. Внедрение clock gating ячеек является частью стандартного маршрута проектирования и может быть произведено автоматически, при использовании специальных опций программного обеспечения логического синтеза (рис. 1.). Принцип работы clock gating ячейки заключается в следующем — при наличии разрешающего сигнала на входе (EN = «1») тактовый сигнал проходит через ячейку на регистр триггеров; при запрещающем сигнале, тактовый сигнал блокируется.
ВЕРОЯТНОСТЬ БЕССБОЙНОЙ РАБОТЫ С CLOCK GATING ЯЧЕЙКОЙ И БЕЗ НЕЕ
Так как вероятность бессбойной работы системы равна произведению вероятностей бессбойной работы ее частей [10], можно рассчитать вероятность бессбойной работы Pwocg схемы без clock gating ячейки рис. 2:
где QD — вероятность одиночного события в триггере, QEN — вероятность одиночного события в цепи EN, QMUX — вероятность одиночного события в мультиплексоре, QBUF — вероятность одиночного события в буфере дерева синхросигнала, QCLK — вероятность одиночного события в дереве синхросигнала, N — разрядность регистра, К — количество буферов тактового сигнала.
Аналогично рассчитаем вероятность бессбойной работы схемы с clock gating ячейкой рис. 3:
где QD — вероятность одиночного события в триггере, QEN — вероятность одиночного события в цепи EN, QBUF — вероятность одиночного события в буфере дерева синхросигнала, QCLK — вероятность одиночного события в дереве синхросигнала, QCG — вероятность одиночного события в дереве синхросигнала, N — разрядность регистра, К — количество буферов тактового сигнала.
Примем следующие допущения:
• вероятность одиночных событий для триггеров одинакова;
• окно уязвимости (WoV) одинаково.
Данные допущения можно сделать, исходя из того, что при проектировании сложных цифровых систем используется библиотека стандартных ячеек. Значит, триггера будут иметь идентичную топологию и, соответственно, идентичные показатели по критическому заряду и емкостям внутренних узлов.
Следовательно, можно выразить отношение вероятностей бессбойной работы схем с ячейкой clock gating и без нее по формуле:
.(1)
Из отношения (1) видно, что отношение вероятностей бессбойной работы схем с ячейкой clock gating и без нее сводится к вероятности возникновения SET на мультиплексоре или на clock gating ячейке.
МЕТОДИКА РАСЧЕТА ВЕРОЯТНОСТИ ВОЗНИКНОВЕНИЯ SET
Для начала нужно рассмотреть вероятность возникновения SET для ячейки NAND рис. 4.
Вероятность появления SET на выходе элемента NAND можно разделить на две составляющих. SET может проявиться вследствие воздействия на внутренние транзисторы QINT или при внешних воздействиях на входных узлах QEXT.
Вероятность SET для внутренних транзисторов зависит от текущего состояния входных сигналов. Для комбинации на входе AB, равных «00», выход равен «1», тогда при воздействии ТЗЧ на обратносмещенный p-n-переход транзистора 2 может возникнуть переходной процесс «1» в «0». Аналогично, можно определить вероятность для каждой комбинации входных данных. Считая скважность нахождения входных сигналов в любом состоянии равной 1/4, можно вычислить:
(2)
где Q0, Q1, Q2, Q3 — вероятности возникновения SET на транзисторах рис. 4.
Вероятность SET на внешних входах также зависит от состояния и может быть вычислена по следующей формуле:
(3)
где QAR, QBR — вероятности возникновения отрицательного SET, а QBF, QAF — вероятности возникновения положительного SET на входах, приводящих к изменению выходного напряжения.
Введем два новых показателя QNANDR и QNANDF. QNANDR — вероятность возникновения отрицательного SET, при выходном значении «1». QNANDF — вероятность возникновения положительного SET, при выходном значении «0». Эти показатели можно вычислить по формулам (4) и (5):
(4)
(5)
где QINTF и QINTR — вероятности положительного и отрицательного импульса переходного процесса, вызванные воздействием ТЗЧ на «закрытые» транзисторы ячейки NAND.
Данную методику можно использовать для расчета SET ячейки инвертора рис. 5.
Вероятности возникновения SET на выходе инвертора можно вычислить по формулам (6) и (7):
(6)
где QAF — вероятность положительного SET на входе А инвертора и Q4 — вероятность возникновения SET на «закрытом» транзисторе 4.
(7)
где QAR — вероятность отрицательного SET на входе А инвертора и Q5 — вероятность возникновения SET на «закрытом» транзисторе 5.
РАСЧЕТ ВЕРОЯТНОСТИ ВОЗНИКНОВЕНИЯ SET В ЯЧЕЙКАХ CLOCK GATING И МУЛЬТИПЛЕКСОРА
Рассмотрим структуру мультиплексора рис. 6.
Используя формулы (4)–(7), можно рассчитать вероятности возникновения SET для всех внутренних узлов. Итак, для узла N получим:
(8)
(9)
где QKR, QKF, QLR, QLF — вероятности SET для узлов K и L соответственно.
При сложении результатов выражений (8) и (9) получим вероятность возникновения SET для узла N, что является QMUX.
Далее рассмотрим структуру clock gating ячейки рис. 7.
Принимая во внимание, что «защелка» состоит из двух ячеек инвертора, можно вычислить вероятность возникновения положительного и отрицательного SET для узла P:
,(10)
.(11)
где QENF и QENR — вероятности возникновения отрицательного и положительного импульса напряжения на входе EN, t — размер «окна уязвимости» (WoV), T — период тактовой частоты.
По выражениям (12) и (13) можно вычислить вероятность SET для узла R, что является QCG:
(12)
(13)
На рис. 8 представлен график QN и QR в зависимости от вероятности SET на внутренних узлах. Из рисунка видно, что QN превосходит QR.
На рис. 9 представлен график отношения Pcg/Pwocg в зависимости от вероятности SET на внутренних узлах в логарифмическом масштабе для количества триггеров в регистре 32 и 8. Из графика видно, что вероятность бессбойной работы схемы с clock gating ячейкой выше, чем без нее. Причем, с увеличением разрядности регистра возрастает преимущество варианта с clock gating ячейкой.
Аналогично произведем расчет вероятностей бессбойной работы для схем с clock gating ячейкой и без, для стандартных «защелок», защелок типа DICE, вариантов с редким сигналом EN. Причем при редком EN использовалось следующее допущение: EN очень редко переходит из «0» в «1», а значит, QENF стремится к 0. Данный вариант работы характерен для конфигурационных регистров приемных трактов, изменения данных в которых происходят раз в несколько миллионов тактов [11].
На рис. 10 представлен график зависимостей вероятности бессбойной работы схем с clock gating ячейкой и стандартной «защелкой» (STD и STDLR — редким сигналом EN), clock gating ячейкой и DICE «защелкой» (DICE и DICELR) и без clock gating ячейки (MUX и MUXLR).
РЕЗУЛЬТАТЫ
В результате данной работы получена методика, позволяющая выполнять качественное сравнение комбинационных схем. Установлено, что применение clock gating ячеек позволяет увеличить вероятность бессбойной работы для регистров любой разрядности, причем при увеличении разрядности относительная вероятность бессбойной работы для схем с clock gating ячейкой увеличивается. Продемонстрированные расчеты показывают, что для увеличения вероятности бессбойной работы, clock gating ячейки должны автоматически вставляться для регистров начиная с разрядности 1, а не с разрядности 3, как того требует low power идеология. Применение в clock gating ячейке «защелки» типа DICE позволит не только снизить вероятность SEU в ячейке, но снизить вероятность SET всей схемы.
ЛИТЕРАТУРА
1. Чумаков А. И. Действие космической радиации на интегральные схемы. — М.: Радио и связь, 2004. — 320 с.
2. Таперо К. И., Улимов В. Н., Членов А. М. Радиационные эффекты в кремниевых интегральных схемах космического применения. [Radiation Effects in Space Application Silicon ICs]. — М.: БИНОМ. Лаборатория знаний, 2012. — 304 с.
3. Ionizing Radiation Effects in MOS Devices and Circuits / Ed. by T.-P. Ma and P. V. Dressendorfer. — N.-Y.: Wiley, 1989.
4. Zhao Yanfu, Yue Suge. Single Event Soft Error in Advanced Integrated Circuit // Journal of Semiconductors — Vol. 36. — № 11, pp. 1–14. — 2015.
5. Calin T., Nicolaidis M., and Velazco R. Upset Hardened Memory Design for Submicron CMOS Technology // Nuclear Science, IEEE Transactions on — 1996, Vol. 43, Issue 6, Part 1, pp. 2874–2878.
6. Whitaker S., Canaris J., and Liu K. SEU Hardened Memory Cells for a CCSDS Reed-Solomon Encoder // Nuclear Science, IEEE Transactions on — 1991, Vol. 38, Issue 6, Part 1, pp. 1471–1477.
7. Velazco R., Bessot D., Duzellier S., Ecoffet R., and Koga R. Two CMOS Memory Cells Suitable for the Design of SEU-tolerant VLSI Circuits // Nuclear Science, IEEE Transactions on — 1994, Vol. 41, Issue 6, Part 1–2, pp. 2229–2234.
8. Riadul Islam. A Highly Reliable SEU Hardened Latch and High Performance SEU Hardened Flip-flop // Quality Electronic Design (ISQED), 2012 13th International Symposium on, 2012, pp. 347–352.
9. Тимошенков В. П., Фатеев И. А., DICE КМОП КНИ-триггер, устойчивый к воздействию тяжелых заряженных частиц для применения в приемных трактах // Изв. вузов. Электроника. — 2017. — Т. 22. — № 4. — С. 402–406. DOI: 10.214151/1561-5405-2017-22-4-402-406.
10. Половко А. М., Гуров С. В. Основы теории надежности, Изд. 2-е, БХВ-Петербург, 2006 г.702 с.
11. Бакитько Р. В., Болденков Е. Н., Булавский Н. Т., и др. ГЛОНАСС. Принципы построения и функционирования. Изд. 4-е, М.: Радиотехника, 2010. 800 с.
Космические аппараты в течениe времени своего активного существования в космическом пространстве подвергаются воздействию различных факторов. Потоки элементарных частиц высокой энергии являются одним из основных факторов, который влияет на надежное функционирование микросхем, входящих в состав бортовой аппаратуры.
Воздействие потоков тяжелых заряженных частиц на субмикронные СБИС приводит к различным сбоям в их работе и даже может привести к возникновению катастрофических отказов. При прохождении частицы через материал полупроводника возникает трек ТЗЧ, с основанием на поверхности, причем диаметр основания тем больше, чем больше энергия частицы [1–3]. Активизированные электронно-дырочные пары с зарядом Q вызывают импульс тока и напряжения на одном из контактов. Запас сбоеустойчивости характеризуется Qкр — критическим зарядом, необходимым для переключения элемента хранения и появления сбоя. При собирании заряда от воздействия тяжелой заряженной частицы c меньшим показателем критического заряда (Q < Qкр), — происходит временное нарушение уровней сигналов на выходах элементах хранения, без изменения их последующего состояния.
Рост производительности связан с уменьшением технологических норм, что, в свою очередь, ведет к уменьшению напряжения питания, уменьшению внутренних емкостей, уменьшению критического заряда и повышению чувствительности к воздействию отдельных ядерных частиц. В то же время, с уменьшением толщин окислов падает влияние общей накопленной дозы. Таким образом, для современных КМОП микросхем характерно доминирование влияния одиночных событий (SEE) над дозовыми (TID) [4].
БОРЬБА С ОДИНОЧНЫМИ СОБЫТИЯМИ
На данный момент существует большое количество исследований, посвященных разработке новых вариантов сбоеустойчивых ячеек, таких как DICE, NASA, HIT, Hiper [6–9]. Увеличение устойчивости к сбоям в этих ячейках достигается за счет использования дополнительных копий данных и применения внутренних обратных связей для восстановления состояния. При применении специализированных ячеек происходит уменьшение чувствительности КМОП схемы к SEU. В этом случае растет вклад в частоту сбоев от SET.
Событие одиночного переходного процесса проявляется в виде кратковременного импульса напряжения на выходе комбинационной логики под воздействием тяжелой заряженной частицы. При дальнейшем продвижении по схеме этот импульс может быть записан в ячейку памяти, что приведет к искажению хранимых данных. Восприимчивость схемы к SET сильно зависит от рабочей частоты и размеров «окна уязвимости» (Window of Vulnerability), временного отрезка вблизи активного среза тактового сигнала [8].
Особое внимание нужно обратить на элементы дерева синхронизации тактового сигнала. При возникновении SET на тактовом входе, внутрь триггеров могут записаться неверные данные. В данной работе представлен анализ влияния clock gating ячеек на устойчивость регистров памятей к воздействию SET. Внедрение clock gating ячеек является частью стандартного маршрута проектирования и может быть произведено автоматически, при использовании специальных опций программного обеспечения логического синтеза (рис. 1.). Принцип работы clock gating ячейки заключается в следующем — при наличии разрешающего сигнала на входе (EN = «1») тактовый сигнал проходит через ячейку на регистр триггеров; при запрещающем сигнале, тактовый сигнал блокируется.
ВЕРОЯТНОСТЬ БЕССБОЙНОЙ РАБОТЫ С CLOCK GATING ЯЧЕЙКОЙ И БЕЗ НЕЕ
Так как вероятность бессбойной работы системы равна произведению вероятностей бессбойной работы ее частей [10], можно рассчитать вероятность бессбойной работы Pwocg схемы без clock gating ячейки рис. 2:
где QD — вероятность одиночного события в триггере, QEN — вероятность одиночного события в цепи EN, QMUX — вероятность одиночного события в мультиплексоре, QBUF — вероятность одиночного события в буфере дерева синхросигнала, QCLK — вероятность одиночного события в дереве синхросигнала, N — разрядность регистра, К — количество буферов тактового сигнала.
Аналогично рассчитаем вероятность бессбойной работы схемы с clock gating ячейкой рис. 3:
где QD — вероятность одиночного события в триггере, QEN — вероятность одиночного события в цепи EN, QBUF — вероятность одиночного события в буфере дерева синхросигнала, QCLK — вероятность одиночного события в дереве синхросигнала, QCG — вероятность одиночного события в дереве синхросигнала, N — разрядность регистра, К — количество буферов тактового сигнала.
Примем следующие допущения:
• вероятность одиночных событий для триггеров одинакова;
• окно уязвимости (WoV) одинаково.
Данные допущения можно сделать, исходя из того, что при проектировании сложных цифровых систем используется библиотека стандартных ячеек. Значит, триггера будут иметь идентичную топологию и, соответственно, идентичные показатели по критическому заряду и емкостям внутренних узлов.
Следовательно, можно выразить отношение вероятностей бессбойной работы схем с ячейкой clock gating и без нее по формуле:
.(1)
Из отношения (1) видно, что отношение вероятностей бессбойной работы схем с ячейкой clock gating и без нее сводится к вероятности возникновения SET на мультиплексоре или на clock gating ячейке.
МЕТОДИКА РАСЧЕТА ВЕРОЯТНОСТИ ВОЗНИКНОВЕНИЯ SET
Для начала нужно рассмотреть вероятность возникновения SET для ячейки NAND рис. 4.
Вероятность появления SET на выходе элемента NAND можно разделить на две составляющих. SET может проявиться вследствие воздействия на внутренние транзисторы QINT или при внешних воздействиях на входных узлах QEXT.
Вероятность SET для внутренних транзисторов зависит от текущего состояния входных сигналов. Для комбинации на входе AB, равных «00», выход равен «1», тогда при воздействии ТЗЧ на обратносмещенный p-n-переход транзистора 2 может возникнуть переходной процесс «1» в «0». Аналогично, можно определить вероятность для каждой комбинации входных данных. Считая скважность нахождения входных сигналов в любом состоянии равной 1/4, можно вычислить:
(2)
где Q0, Q1, Q2, Q3 — вероятности возникновения SET на транзисторах рис. 4.
Вероятность SET на внешних входах также зависит от состояния и может быть вычислена по следующей формуле:
(3)
где QAR, QBR — вероятности возникновения отрицательного SET, а QBF, QAF — вероятности возникновения положительного SET на входах, приводящих к изменению выходного напряжения.
Введем два новых показателя QNANDR и QNANDF. QNANDR — вероятность возникновения отрицательного SET, при выходном значении «1». QNANDF — вероятность возникновения положительного SET, при выходном значении «0». Эти показатели можно вычислить по формулам (4) и (5):
(4)
(5)
где QINTF и QINTR — вероятности положительного и отрицательного импульса переходного процесса, вызванные воздействием ТЗЧ на «закрытые» транзисторы ячейки NAND.
Данную методику можно использовать для расчета SET ячейки инвертора рис. 5.
Вероятности возникновения SET на выходе инвертора можно вычислить по формулам (6) и (7):
(6)
где QAF — вероятность положительного SET на входе А инвертора и Q4 — вероятность возникновения SET на «закрытом» транзисторе 4.
(7)
где QAR — вероятность отрицательного SET на входе А инвертора и Q5 — вероятность возникновения SET на «закрытом» транзисторе 5.
РАСЧЕТ ВЕРОЯТНОСТИ ВОЗНИКНОВЕНИЯ SET В ЯЧЕЙКАХ CLOCK GATING И МУЛЬТИПЛЕКСОРА
Рассмотрим структуру мультиплексора рис. 6.
Используя формулы (4)–(7), можно рассчитать вероятности возникновения SET для всех внутренних узлов. Итак, для узла N получим:
(8)
(9)
где QKR, QKF, QLR, QLF — вероятности SET для узлов K и L соответственно.
При сложении результатов выражений (8) и (9) получим вероятность возникновения SET для узла N, что является QMUX.
Далее рассмотрим структуру clock gating ячейки рис. 7.
Принимая во внимание, что «защелка» состоит из двух ячеек инвертора, можно вычислить вероятность возникновения положительного и отрицательного SET для узла P:
,(10)
.(11)
где QENF и QENR — вероятности возникновения отрицательного и положительного импульса напряжения на входе EN, t — размер «окна уязвимости» (WoV), T — период тактовой частоты.
По выражениям (12) и (13) можно вычислить вероятность SET для узла R, что является QCG:
(12)
(13)
На рис. 8 представлен график QN и QR в зависимости от вероятности SET на внутренних узлах. Из рисунка видно, что QN превосходит QR.
На рис. 9 представлен график отношения Pcg/Pwocg в зависимости от вероятности SET на внутренних узлах в логарифмическом масштабе для количества триггеров в регистре 32 и 8. Из графика видно, что вероятность бессбойной работы схемы с clock gating ячейкой выше, чем без нее. Причем, с увеличением разрядности регистра возрастает преимущество варианта с clock gating ячейкой.
Аналогично произведем расчет вероятностей бессбойной работы для схем с clock gating ячейкой и без, для стандартных «защелок», защелок типа DICE, вариантов с редким сигналом EN. Причем при редком EN использовалось следующее допущение: EN очень редко переходит из «0» в «1», а значит, QENF стремится к 0. Данный вариант работы характерен для конфигурационных регистров приемных трактов, изменения данных в которых происходят раз в несколько миллионов тактов [11].
На рис. 10 представлен график зависимостей вероятности бессбойной работы схем с clock gating ячейкой и стандартной «защелкой» (STD и STDLR — редким сигналом EN), clock gating ячейкой и DICE «защелкой» (DICE и DICELR) и без clock gating ячейки (MUX и MUXLR).
РЕЗУЛЬТАТЫ
В результате данной работы получена методика, позволяющая выполнять качественное сравнение комбинационных схем. Установлено, что применение clock gating ячеек позволяет увеличить вероятность бессбойной работы для регистров любой разрядности, причем при увеличении разрядности относительная вероятность бессбойной работы для схем с clock gating ячейкой увеличивается. Продемонстрированные расчеты показывают, что для увеличения вероятности бессбойной работы, clock gating ячейки должны автоматически вставляться для регистров начиная с разрядности 1, а не с разрядности 3, как того требует low power идеология. Применение в clock gating ячейке «защелки» типа DICE позволит не только снизить вероятность SEU в ячейке, но снизить вероятность SET всей схемы.
ЛИТЕРАТУРА
1. Чумаков А. И. Действие космической радиации на интегральные схемы. — М.: Радио и связь, 2004. — 320 с.
2. Таперо К. И., Улимов В. Н., Членов А. М. Радиационные эффекты в кремниевых интегральных схемах космического применения. [Radiation Effects in Space Application Silicon ICs]. — М.: БИНОМ. Лаборатория знаний, 2012. — 304 с.
3. Ionizing Radiation Effects in MOS Devices and Circuits / Ed. by T.-P. Ma and P. V. Dressendorfer. — N.-Y.: Wiley, 1989.
4. Zhao Yanfu, Yue Suge. Single Event Soft Error in Advanced Integrated Circuit // Journal of Semiconductors — Vol. 36. — № 11, pp. 1–14. — 2015.
5. Calin T., Nicolaidis M., and Velazco R. Upset Hardened Memory Design for Submicron CMOS Technology // Nuclear Science, IEEE Transactions on — 1996, Vol. 43, Issue 6, Part 1, pp. 2874–2878.
6. Whitaker S., Canaris J., and Liu K. SEU Hardened Memory Cells for a CCSDS Reed-Solomon Encoder // Nuclear Science, IEEE Transactions on — 1991, Vol. 38, Issue 6, Part 1, pp. 1471–1477.
7. Velazco R., Bessot D., Duzellier S., Ecoffet R., and Koga R. Two CMOS Memory Cells Suitable for the Design of SEU-tolerant VLSI Circuits // Nuclear Science, IEEE Transactions on — 1994, Vol. 41, Issue 6, Part 1–2, pp. 2229–2234.
8. Riadul Islam. A Highly Reliable SEU Hardened Latch and High Performance SEU Hardened Flip-flop // Quality Electronic Design (ISQED), 2012 13th International Symposium on, 2012, pp. 347–352.
9. Тимошенков В. П., Фатеев И. А., DICE КМОП КНИ-триггер, устойчивый к воздействию тяжелых заряженных частиц для применения в приемных трактах // Изв. вузов. Электроника. — 2017. — Т. 22. — № 4. — С. 402–406. DOI: 10.214151/1561-5405-2017-22-4-402-406.
10. Половко А. М., Гуров С. В. Основы теории надежности, Изд. 2-е, БХВ-Петербург, 2006 г.702 с.
11. Бакитько Р. В., Болденков Е. Н., Булавский Н. Т., и др. ГЛОНАСС. Принципы построения и функционирования. Изд. 4-е, М.: Радиотехника, 2010. 800 с.
Отзывы читателей
